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一、概述

二、基本概念

2.2硬件電路

2.2 數(shù)制

2.2.1 進制轉(zhuǎn)換表

十進制	二進制	十六進制
0	0000	0
1	0001	1
2	0010	2
3	0011	3
4	0100	4
5	0101	5
6	0110	6
7	0111	7
8	1000	8
9	1001	9
10	1010	A
11	1011	B
12	1100	C
13	1101	D
14	1110	E
15	1111	F

2.3 編碼

編碼順序	二進制	格雷碼	One-Hot
0	0000	0000	0000_0000_0000_0000
1	0001	0001	0000_0000_0000_0010
2	0010	0011	0000_0000_0000_0100
3	0011	0010	0000_0000_0000_1000
4	0100	0110	0000_0000_0001_0000
5	0101	0111	0000_0000_0010_0000
6	0110	0101	0000_0000_0100_0000
7	0111	0100	0000_0000_1000_0000
8	1000	1100	0000_0001_0000_0000
9	1001	1101	0000_0010_0000_0000
10	1010	1111	0000_0100_0000_0000
11	1011	1110	0000_1000_0000_0000
12	1100	1010	0001_0000_0000_0000
13	1101	1011	0010_0000_0000_0000
14	1110	1001	0100_0000_0000_0000
15	1111	1000	1000_0000_0000_0000

2.4 邏輯代數(shù)基礎(chǔ)

2.4.1 布爾代數(shù)

條目	說明
發(fā)明者	George Boole喬治·布爾，英國數(shù)學家，1847年創(chuàng)立；
內(nèi)容	僅用數(shù)值“0”和“1”實現(xiàn)邏輯的數(shù)學化；
邏輯	指事物的因果之間所應(yīng)遵循的規(guī)律
應(yīng)用于數(shù)電	Claude Shannoe克勞迪·香農(nóng)，美國科學家，1938年用于數(shù)電；
意義	個人看法: 把事物邏輯規(guī)律，用數(shù)學準確描述，這樣交給計算處理，又快又好。

2.4.2 基本邏輯運算

2.4.3 基本邏輯表達

2.4.4 邏輯函數(shù)

條目	說明
定義	把“與”、“或”、“非”這三種基本邏輯運算組合為邏輯表達式，表達式的運算結(jié)果賦于另一個變量，比如F，這個公式叫邏輯函數(shù)；
	例： F = A & B \| C；可以抽象為： F = f（A，B，C）；
	邏輯函數(shù)和邏輯電路是相互對應(yīng)的；
基本定律	運算規(guī)律： 1>>邏輯代數(shù)公理； 2>>邏輯代數(shù)基本定律； 3>>邏輯代數(shù)基本定理；
化簡方法	1>>基本定律； 2>>卡諾圖等； 3>>Q-M化簡法；

2.5 電路分類

條目	說明
信號類型	模擬電路
信號類型	數(shù)字電路
功能類型	數(shù)據(jù)處理電路
功能類型	控制電路
時序特性	組合邏輯電路
時序特性	時序邏輯電路
硬件類型	晶體管->門級->模塊級->系統(tǒng)級

2.6 建模

2.6.1 建模概述

2.6.2 Verilog邏輯設(shè)計

條目	邏輯描述	Verilog描述
分類	真值表	1-真值表建模；
	電路原理圖	2-結(jié)構(gòu)化建模；
	1>>布爾表達式； 2>>電平觸發(fā)器； 3>>邊沿觸發(fā)器；	3-行為級建模： 1>>基于布爾方程； 2>>基于電平觸發(fā)器建模； 3>>基于邊沿觸發(fā)器建模；
	1>>布爾表達式； 2>>電平觸發(fā)器； 3>>邊沿觸發(fā)器；	RTL級（Register Transfer Level）寄存器傳輸級；
		算法級建模：與硬件無關(guān)；

三、組合邏輯電路

3.1 三態(tài)門3.1.1 工作原理

3.1.2 行為建模

3.2 編碼器

3.2.1 工作原理

3.2.2 行為建模

3.3 譯碼器

3.3.1 工作原理

3.2.2 行為建模

3.4 數(shù)據(jù)選擇器

3.4.1 工作原理

3.4.2 行為建模1

3.4.3 行為建模2

3.4.3 真值表建模

3.5 數(shù)值比較器

3.5.1 工作原理

3.5.2 行為建模1

3.5.2 行為建模2

四、時序邏輯電路

4.1 概述

時序邏輯電路概述

問題：

在各種復雜的數(shù)字電路中，不但需要對二進制信號進行算術(shù)運算和邏輯運算，還需要將這些信號的運算結(jié)果保存起來。

解決：

觸發(fā)器（Filp-Flop）：能夠存儲1位二值信號的基本邏輯單元電路統(tǒng)稱；

觸發(fā)器種類：

1-電平觸發(fā)； 2-脈沖觸發(fā)；3-邊沿觸發(fā)；

注意：

電平觸發(fā)器（既電平鎖存器），例如在FPGA設(shè)計中鎖存器指的就是電平鎖存器（Latch）；

4.2 D型鎖存器

4.2.1 工作原理

4.2.2 行為建模

4.2.3 避免鎖存器

4.3 D型觸發(fā)器

4.3.1 工作原理

4.3.2 復位/置位D型觸器

4.3.3 行為建模

4.4 寄存器

4.4.1 工作原理

4.4.2 行為建模

4.5 移位寄存器

4.5.1 工作原理

4.5.2 行為建模

4.6 計數(shù)器

4.6.1 工作原理

4.6.2 行為建模

4.6.3 時序分析

4.7 狀態(tài)機

4.6.1 概述

定義	時序電路（sequential circuit）：電路的輸出同時依賴于電路之前的狀態(tài)和當前輸入值；有限狀態(tài)機（Finite state Machines）：時序電路的別稱，簡稱狀態(tài)機，因為時序電路的功能行為可以用有限個狀態(tài)來表示；
描述方法	1-狀態(tài)表（state table）; 2-狀態(tài)圖（State Machine Chart）; 3-時序圖（Timing Diagram）； 4-算法狀態(tài)機流程圖（Algorithmic State Machine,ASM）; 5-順序功能圖（Sequential Function Chart，SFC）； //PLC編程中使用
應(yīng)用	序列檢測器（sequence detector）；流程控制；

4.6.2 SFC

4.6.3 狀態(tài)機描述

4.6.4 狀態(tài)機實現(xiàn)

4.6.5 狀態(tài)機圖示

五、算術(shù)運算電路

5.1 加法器

5.1.1 半加器工作原理

5.1.2 半加器行為建模

5.1.3 1位全加器工作原理

5.1.5 1位全加器行為建模

5.1.6 1位全加器行圖示

5.2 減法器5.2.1 原碼

條目	原碼
無符號整數(shù)	只可能是正數(shù)的數(shù)；0,1,2，…
有符號整數(shù)	可能為正數(shù)又可能為負數(shù)的數(shù)；-3，-2，-1,0，+1，+2，+3；
實數(shù)	帶有小數(shù)點的數(shù)；
原碼表示法	數(shù)字邏輯電路輸出高電平表示二進制1，輸出低電平表示二進制0；
原碼表示法	表示有符號正整數(shù)：將二進制數(shù)的最高有效位置‘0’，0001代表+1; 表示有符號正整數(shù)：將二進制數(shù)的最高有效位置‘1’，1001代表-1;
原碼缺點	計算 -5 – 8 =？ step1：（-5），（-8）求絕對值，為5,8； step2: 8-5=3; step3: 以絕對值大的一個數(shù)的符號作為差值符號為：-3；實際電路需要：比較器，減法器；補碼解決了這個問題