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【教程】generate語法

  發布時間:2023-10-03  |    作者:yi jin yun  |  瀏覽量:1035
generate對于寫出精簡的VERILOG、參數化的VERILGO非常有幫助,可以了解一下


 generate的使用.pdf (878.06 KB, 下載次數: 55)


【問題1】這個題目麻煩看一下是否是有問題,按照這種寫法,dout豈不是只能輸出0或1?

代碼中沒有add_tmp的定義,紅色圈出的部分,不是只取了add_tmp的其中1位么,1位數據的話,不就只能是0或1嗎?

解答:add_tmp定義為二維數組,所以不是只有1和0。例如,reg[3:0] add_tmp[1:0]時,add_tmp[0]是有有4位的。


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