LVDS（Low Voltage Differential Signaling)即低壓差分信號(hào)傳輸，是一種滿足當(dāng)今高性能數(shù)據(jù)傳輸應(yīng)用的新型技術(shù)。由于其可使系統(tǒng)供電電壓低至 2V，因此它還能滿足未來應(yīng)用的需要。此技術(shù)基于ANSI/TIA/EIA-644 LVDS 接口標(biāo)準(zhǔn)。LVDS 技術(shù)擁有 330mV 的低壓差分信號(hào) (250mV MIN and 450mV MAX) 和快速過渡時(shí)間。 這可以讓產(chǎn)品達(dá)到自 100 Mbps 至超過 1 Gbps 的高數(shù)據(jù)速率。此外，這種低壓擺幅可以降低功耗消散，同時(shí)具備差分傳輸?shù)膬?yōu)點(diǎn)。
由多個(gè)數(shù)據(jù)位和時(shí)鐘組成的源同步接口已成為電子系統(tǒng)中移動(dòng)圖像數(shù)據(jù)的一種常用方法。比較流行的標(biāo)準(zhǔn)是7:1LVDS接口(用于通道鏈路、平面鏈路和攝像機(jī)鏈路)，它已經(jīng)成為許多電子產(chǎn)品的通用標(biāo)準(zhǔn)，包括消費(fèi)設(shè)備、工業(yè)控制、醫(yī)療和汽車遠(yuǎn)程信息處理。在這些應(yīng)用中，使用低成本FPGA進(jìn)行圖像處理的做法已經(jīng)變得相當(dāng)普遍。
7:1 LVDS接口是一個(gè)源同步LVDS接口。如圖1所示，為低速時(shí)鐘的每個(gè)周期序列化7個(gè)數(shù)據(jù)位。通常，接口由四個(gè)(三個(gè)數(shù)據(jù)，一個(gè)時(shí)鐘)或五個(gè)(四個(gè)數(shù)據(jù)，一個(gè)時(shí)鐘)LVDS差分對(duì)組成。四對(duì)轉(zhuǎn)換為21個(gè)并行數(shù)據(jù)位，五對(duì)轉(zhuǎn)換為28個(gè)并行數(shù)據(jù)位。注意，在時(shí)鐘上升沿和字邊界之間有一個(gè)2位偏移。每個(gè)字節(jié)有7位長(zhǎng)。
每個(gè)通道包括一個(gè)串行LVDS數(shù)據(jù)對(duì)和一個(gè)源同步LVDS時(shí)鐘對(duì)。接收方接收到該串行LVDS數(shù)據(jù)，對(duì)其進(jìn)行反序列化，并將其對(duì)齊到原始單詞邊界，生成7個(gè)并行LVTTL數(shù)據(jù)位。7:1發(fā)送器將7個(gè)LVTTL并行數(shù)據(jù)位串行化為一個(gè)LVDS數(shù)據(jù)位，并將該串行數(shù)據(jù)通道與LVDS時(shí)鐘一起傳輸。
圖2顯示7:1接收方接收4個(gè)LVDS數(shù)據(jù)通道。當(dāng)反序列化時(shí)，它生成28位寬的并行數(shù)據(jù)。類似地，7:1發(fā)送器序列化28位并行數(shù)據(jù)，生成4個(gè)LVDS數(shù)據(jù)通道。
基于FPGA的通道鏈接和平面鏈接樣式接口的需求包括四個(gè)關(guān)鍵組件:高速LVDS緩沖區(qū)、用于生成反序列化時(shí)鐘的鎖相環(huán)、輸入數(shù)據(jù)捕獲和傳動(dòng)裝置以及數(shù)據(jù)格式化。數(shù)據(jù)和時(shí)鐘以LVDS格式接收或發(fā)送到FPGA或從FPGA發(fā)送，數(shù)據(jù)速度相對(duì)較快。準(zhǔn)確的速度取決于分辨率、幀速率和顯示器使用的顏色深度。例如，800x600到1024x768顯示器要求LVDS數(shù)據(jù)在60 Hz到75 Hz的刷新率下從40 MHz傳輸?shù)?8.5 MHz。這意味著LVDS的數(shù)據(jù)速率為280 Mbps到549 Mbps。更高分辨率的顯示器，如1280x1024 60 Hz，則需要使用108 MHz LVDS時(shí)鐘傳輸數(shù)據(jù)。對(duì)于這個(gè)系統(tǒng)，數(shù)據(jù)傳輸速率為756mbps。
在LATTICE ecp3、LATTICE ecp2 /M或LATTICE exp2實(shí)現(xiàn)中，輸入捕獲電路使用雙數(shù)據(jù)速率(DDR)寄存器，在時(shí)鐘的上升和下降沿捕獲數(shù)據(jù)。當(dāng)作為接收器工作時(shí)，所提供的低速時(shí)鐘必須乘以3.5倍，以便在兩個(gè)時(shí)鐘邊緣捕獲數(shù)據(jù)。如果輸入捕獲電路只在時(shí)鐘的一側(cè)工作，則必須使用7的倍數(shù)。
理論上可以有這么一種替代方案：可以通過生成7個(gè)相移形式的低速時(shí)鐘，并使用7個(gè)不同的寄存器捕獲輸入數(shù)據(jù)。然而，時(shí)鐘生成和分發(fā)的挑戰(zhàn)使得這種方法在FPGA實(shí)現(xiàn)中難以應(yīng)用。低速時(shí)鐘必須具有相對(duì)較低的抖動(dòng)，因?yàn)樗亩秳?dòng)必須在總體定時(shí)預(yù)算中考慮。類似地，用于將時(shí)鐘提供給輸入或輸出寄存器的時(shí)鐘分布網(wǎng)絡(luò)偏差必須在任何時(shí)序分析中考慮在內(nèi)。
為了傳輸高速數(shù)據(jù)，發(fā)射機(jī)必須將用于傳輸?shù)退俨⑿袛?shù)據(jù)的時(shí)鐘倍頻3.5倍（在DDR模式下）。同樣，時(shí)鐘的抖動(dòng)及其分布的偏差也很重要，因?yàn)樗鼈冇绊懡涌诘臅r(shí)間預(yù)算。圖3顯示了鎖相環(huán)時(shí)鐘的生成，以及如何將視頻幀第2行的一個(gè)像素的R、G、B位、Vsync、Hsync和DE分配給4個(gè)LVDS數(shù)據(jù)對(duì)。數(shù)據(jù)位在eclk時(shí)鐘上升和下降的邊緣上采樣。
輸入端雙數(shù)據(jù)速率采樣如圖4：
明德?lián)P的LVDS視頻開發(fā)項(xiàng)目使用的便是這種模式，內(nèi)部eclk是輸入時(shí)鐘的3.5倍頻時(shí)鐘，中間經(jīng)過解串、RGB映射后與攝像頭采集的數(shù)據(jù)進(jìn)行拼接，最后再將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)輸出。
溫馨提示：明德?lián)P擅長(zhǎng)的項(xiàng)目主要包括的方向有以下幾個(gè)方面：
1. MIPI視頻拼接
2. SLVS-EC轉(zhuǎn)MIPI接口(IMX472 IMX492)
3. PCIE采集系統(tǒng)
4. 圖像項(xiàng)目
5. 高速多通道ADDA系統(tǒng)
6. 基于FPGA板卡研發(fā)
7. 前端模擬采集、射頻、電荷靈敏前置放大器
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