FPGA內部結構及工作原理
發布時間：2023-10-18 | 作者：yi jin yun | 瀏覽量：679
FPGA是英文Field Programmable Gate Array的縮寫，即現場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點
FPGA芯片結構
FPGA芯片主要由三部分組成，分別是IOE（input output element，輸入輸出單元）、LAB（logic array block，邏輯陣列塊，對于Xilinx稱之為可配置邏輯塊CLB）和Interconnect（內部連接線）。
IOE
IOE是芯片與外部電路的物理接口，主要完成不同電氣特性下輸入/輸出信號的驅動與匹配要求，比如從基本的LVTTL/LVCMOS接口到PCI/LVDS/RSDS甚至各種各樣的差分接口，從5V兼容到3.3V/2.5V/1.8V/1.5V的電平接口，下面是ALTERA公司的Cyclone IV EP4CE115F29設備的IOE結構
EP4CE115F29設備的IOE結構圖
LAB
LAB是FPGA的基本邏輯單元，其實際的數量和特性依據所采用的器件的不同而不同，EP4CE115F29設備的每個LAB的布局包括16個LE、LAB控制信號、LE carry chains、Register chains和Local interconnect，其LAB結構圖如下：
LAB結構圖
查找表LUT（Look-Up-Table）其本質是一個靜態存儲器SRAM，目前FPGA多采用4輸入的LUT，每個LUT可以看作一個有4位地址線的16x1的RAM。當我們通過原理圖或HDL語言描述了一個邏輯電路后，FPGA開發軟件會自動計算邏輯電路的所有可能的結果，并把結果事先寫入RAM。這樣，在FPGA工作時，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內容，然后輸出。
LUT的實現原理圖
Interconnect
FPGA內部連接線很豐富，根據數據手冊的描述，主要有圖3中的Row interconnect、column interconnect、Direct link interconnect、和Local interconnect和Register chain interconnect（寄存器之間連接的連接線）。
內部連接線聯通FPGA內部的所有單元，而連線的長度和工藝決定著信號再連接線上的驅動能力和傳輸速度。在實際開發中，設計者不需要直接選擇連接線，布局布線器可自動地根據輸入邏輯網表（這由綜合生成）的拓撲結構和約束條件選擇連接線來連通各個邏輯單元，所以，從本質上來說，布線資源的使用方法和設計的結果有密切和直接、直接的關系。
FPGA工作原理
FPGA的內部結構主要包含可配置的邏輯塊（CLB）、輸入輸出塊、布線資源和可編程開關。其中可配置的控制塊是FPGA的主要資源指標，在芯片內部以二維陣列的形式排布。在CLB中包含查找表和D觸發器，查找表（LUT）負責給芯片提供組合邏輯，D觸發器負責提供時序邏輯，為設計數字電子系統提供資源。其中的查找表是一個16*1的RAM,具有RAM的物理結構，但是在作用上是類似ROM,負責存儲Quartus II綜合生成的邏輯電路的各種可能的運行結果，在FPGA工作的時候，依據端口輸入的數據流或者是邏輯流，在RAM中取出對應的數字邏輯運算，配合D觸發器可以完成數字電子系統需要的組合邏輯和時序邏輯。設計者在進行軟件設計的時候，依據設計目標，將電路功能以代碼的形式描述出來，Quartus II負責對代買進行編譯和綜合，得到設計電路的各種可能結果，下載到FPGA的時候，這些數據都存儲在CLB的查找表中。系統開始工作時，在數據流或者是邏輯流的驅動下，在查找表中取出對應的數字邏輯，然后和D觸發器配合完成數字電子系統的組合邏輯設計和時序邏輯設計。
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