學(xué)習(xí)FPGA不難，難就難在FPGA的“準(zhǔn)備工作”太多。很多人學(xué)不會(huì)，因?yàn)榍捌跍?zhǔn)備不足，所以才會(huì)導(dǎo)致后面的問(wèn)題出現(xiàn)！非核心知識(shí)，用到什么學(xué)什么，這是明德?lián)P一貫的學(xué)習(xí)觀點(diǎn)。
fpga學(xué)習(xí)你需要準(zhǔn)備什么呢？
1、Verilog學(xué)習(xí)準(zhǔn)備verilog你不拿去用就學(xué)，那你可能會(huì)把整本書(shū)都學(xué)習(xí)一遍。如果你去根據(jù)項(xiàng)目需要來(lái)學(xué)，你會(huì)發(fā)現(xiàn)原來(lái)verilog用來(lái)用去就那幾句語(yǔ)法。所以你提前學(xué)習(xí)一下verilog的知識(shí)。
2、時(shí)序約束的學(xué)習(xí)準(zhǔn)備
項(xiàng)目中遇到時(shí)序問(wèn)題了，所以我們要學(xué)時(shí)序和時(shí)序約束。提前學(xué)習(xí)一下時(shí)序課程對(duì)你后面學(xué)習(xí)起來(lái)更輕松，沒(méi)有時(shí)序課程可以到明德?lián)P官網(wǎng)學(xué)習(xí)，明德?lián)P提供了大量的在線免費(fèi)fpga時(shí)序約束課程視頻。
3、其他課程學(xué)習(xí)準(zhǔn)備
項(xiàng)目中資源不足了，因此我們?nèi)ハ牍?jié)省資源的方法，如了解FPGA結(jié)構(gòu)、速度換資源、代碼結(jié)構(gòu)優(yōu)化等內(nèi)容。項(xiàng)目中時(shí)鐘速度快不了，因此我們要學(xué)流水線。這些知識(shí)只有遇到了，才會(huì)有深刻的印象。很多人又說(shuō)，我都沒(méi)項(xiàng)目做，那豈不是不要學(xué)了？幸好明德?lián)P全日制就業(yè)班都想到這個(gè)情況，把項(xiàng)目中遇到的問(wèn)題，都弄成練習(xí)題，供同學(xué)們學(xué)習(xí)，這樣就保證了學(xué)員能夠?qū)W到真本事了。
