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1. 引言

物聯(lián)網(wǎng)，智能汽車，云計算在我們生活中已經(jīng)耳熟能詳，隨著FPGA的更新進(jìn)步，在各類電子科技中不斷發(fā)力，讓我們的生活變得更加智能和便捷。下面給大家介紹一下來自Intel的FPGA Arria 10以及明德陽研發(fā)的一款A(yù)rria 10的核心板電路設(shè)計。

2. Arria 10 FPGA

來自Intel Arria10 FPGA是目前市場上性能最好的，采用20納米技術(shù)，性能比競爭器件高出一個速率等級。Arria 10 FPGA和SoC功耗比前一代FPGA和SoC低40%，具有業(yè)界唯一的硬核浮點數(shù)字信號處理(DSP)模塊，其速率高達(dá)每秒1,500giga 次浮點運算。Arria10采用可編程功耗技術(shù)，智能電壓ID技術(shù)等，使電路的器件功耗大大降低，同時通過集成節(jié)省了電路板空間100多萬個邏輯單元(LE)，密度比前一代中端器件高出2倍。這些集成特性滿足了很多行業(yè)的應(yīng)用需求，包括，通信、國防、高性能計算和醫(yī)療等。

3. Arria10核心板設(shè)計

今天分享的由明德陽研發(fā)的Arria 10 FPGA核心板，命名為MP5652，采用Intel公司Arria-10 GX系列的10AX027H4F34I3SG作為主控制器，核心板上采用4個0.5mm間距120Pin 鍍金連接器與母板連接，核心板四個腳放置了4個3.5mm固定孔，此孔可以與底板通過螺絲緊固，確保了在強烈震動的環(huán)境下穩(wěn)定運行。這款核心板使用Intel的Arria 10 GX芯片的解決方案，在FPGA 芯片的HP 端口上掛載了4片DDR4存儲芯片，每片DDR4 容量高達(dá)4Gb（256Mb × 16） 字節(jié)，每片16bit組成64bit 位的數(shù)據(jù)位寬。1片1GB 的QSPI FLASH 芯片用來靜態(tài)存儲FPGA 芯片的配置文件或者其它用戶數(shù)據(jù)。核心板結(jié)構(gòu)尺寸為65(mm)× 85(mm)，沉金工藝。供電電壓范圍5—12V都可以工作。整個開發(fā)系統(tǒng)的結(jié)構(gòu)如圖1所示，實物圖如圖2所示。

圖1 核心板結(jié)構(gòu)圖

圖2 核心板實物圖

2.1主要電路設(shè)計

2.1.1 FPGA芯片選擇

核心板使用的是Intel公司的Arria-10 GX芯片，芯片型號可選10AX027H4F34I3SG。速度等級為3，溫度等級為工業(yè)級。此型號為FFG1152封裝，1152個引腳，引腳間距為1.0mm。FPGA主要參數(shù)如表1。 

表1 FPGA參數(shù)表

2.1.2 DDR4 SDRAM

DDR4 SDRAM（Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory），是一種高帶寬的計算機存儲器規(guī)格。它屬于SDRAM家族的存儲器產(chǎn)品，提供了相較于DDR3 SDRAM更高的運行性能與更低的電壓，是現(xiàn)時最新的存儲器規(guī)格。MP5652開發(fā)板上配有四片Micron Technology的4 Gb的DDR4芯片,型號為EDY4016AABG-DR-F-D。每片DDR4 SDRAM數(shù)據(jù)位寬為16 bit，共組成64 bit的數(shù)據(jù)總線寬度。因為4片DDR4芯片連接到FPGA的BANK3A、BANK3C、BANK3D的接口上，DDR4 SDRAM的最高運行速度可達(dá)1200 MHz(數(shù)據(jù)速率2400 Mbps)。DDR4的接口的設(shè)計示意圖如圖3所示。DDR4 的硬件設(shè)計需要嚴(yán)格考慮信號完整性，電路及PCB 設(shè)計已經(jīng)充分考慮了匹配電阻/終端電阻，走線阻抗控制，走線等長控制，以確保DDR4 穩(wěn)定工作。

圖3 DDR4的接口設(shè)計

2.1.3 QSPI Flash

板上配有一片1Gb大小的Quad-SPI Flash芯片，型號為MT25QU01GBBB8E12-0SIT，它使用1.8V CMOS電壓標(biāo)準(zhǔn)。由于QSPI FLASH的非易失特性，在使用中，它可以存儲FPGA的配置Bin文件以及其它的用戶數(shù)據(jù)文件。

2.1.4 核心板時鐘

MP5652核心板為了準(zhǔn)確適配不同用途的時鐘頻率，板載多個時鐘源。其中包括100MHz的系統(tǒng)時鐘源510KBA100M000BAG CMOS晶振，125MHz的Transceiver差分時鐘源SiT9102晶振, 300 MHz的DDR4的外部差分時鐘源SiT9102晶振。SiT9102是一款高精度、超低相噪的晶振，非常適合作為高速信號處理系統(tǒng)的時鐘源。最后，為了縮短大容量FPGA芯片的下載配置時間，板卡還配有100MHz的初始化時鐘源510KBA100M000BAG CMOS晶振，連接CLKUSR 引腳，用戶可以配置使用該時鐘，配合QSPI×4模式,從而大大提高FPGA的配置效率。

2.1.5核心板電源

核心板集成電源管理，+5—+12V電源輸入通過TI 電源芯片LTM4628 分別產(chǎn)生0.9V和0.95V的兩路電源，其中一路為FPGA的核心提供穩(wěn)定的電源，另一路為Transceiver GXB的VCCRT提供穩(wěn)定的電源，LTM4628輸出電流高達(dá)8A，滿足FPGA電流需求。+5—+12V電源輸入通過TI 電源芯片LTM4622分別產(chǎn)生+1.2V、+1.8V、+2.5V、+3.0V電壓，單片LTM4622有兩路電源輸出，所以需要2片LTM4622。LTM4622為FPGA其他電源、DRR4、晶振、FLASH等供電。+5V電壓經(jīng)過BL1117轉(zhuǎn)換為3.3V直流，為3.3V晶振提供電壓。另外電源上電順序按官方時序要求進(jìn)行了控制。 核心板供電架構(gòu)如圖4所示。

圖4 電源供配電分布

2.1.6 FPGA BANK接口電平選擇

板上對外的BANK分別為BANK2A/2J/2K/3D, 這些BANK的IO均支持1.8V/1.2V兩種電平可調(diào)，默認(rèn)電平為1.8V。BANK2L, 這些BANK的IO均支持3.0V/2.5V/1.8V/1.2V四種電平可調(diào)，默認(rèn)電平為3.0V。如果需要更換電平，只需要更換對應(yīng)位置磁珠即可實現(xiàn)調(diào)整,核心板BANK電平調(diào)節(jié)磁珠位置。

4. 總結(jié)

通過以上描述，我們能夠清晰看到這個核心板所含有的接口和功能。核心板一共擴展出4個高速擴展口，使用4個120Pin的板間連接器和母板連接。這款核心板的4個板對板連接器擴展出了244個IO，也擴展出了16對高速收發(fā)器GTX接口。對于需要大量IO的用戶，此核心板將是不錯的選擇。另外，BANK2A、BANK2K、BANK2J、BANK3D的全部IO的電平可以通過更換核心板上的磁珠來修改，滿足用戶對+1.8V、+1.2V電平接口的需求，默認(rèn)+1.8V；BANK2J的全部IO的電平也可以通過更換核心板上的磁珠來修改，滿足用戶對+3.0V、+2.5V、+1.8、+1.2V電平接口的需求，默認(rèn)+3.0V。IO連接部分，同一個BANK管腳到連接器接口之間走線做了等長和差分處理，對于二次開發(fā)來說，非常適合。

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