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 1. 引言

Vivado中提供了1種IBERT工具用于對(duì)Xilinx FPGA芯片的高速串行收發(fā)器進(jìn)行板級(jí)硬件測(cè)試。通過IBERT我們可以獲取誤碼率，觀察眼圖，調(diào)節(jié)串行收發(fā)器的參數(shù)，從而有助于判斷可能存在的問題，便于驗(yàn)證硬件的穩(wěn)定性和信號(hào)完整性。本測(cè)試實(shí)例教程使用IBERT工具對(duì)與SFP連接的GTX進(jìn)行5 Gbps速率下的測(cè)試。從誤碼率和眼圖兩個(gè)角度來驗(yàn)證電路板GTX部分工作的穩(wěn)定性和可靠性。本測(cè)試實(shí)例基于Vivado 2019.1版本開發(fā)。

本測(cè)試實(shí)例是在明德?lián)P(MDY) K7核心板上進(jìn)行的，這款核心板能夠方便二次開發(fā)利用。在FPGA 芯片的HP 端口上掛載了4片DDR3存儲(chǔ)芯片，每片DDR3 容量512 MB 字節(jié)，組成64bit 位的數(shù)據(jù)位寬。4個(gè)板對(duì)板連接器擴(kuò)展出了276個(gè)IO，全部IO的電平可以通過更換核心板上的磁珠來修改，滿足用戶對(duì)+3.3V、+2.5V、+1.5V電平接口的需求，另外也擴(kuò)展出了16對(duì)高速收發(fā)器GTX接口。供電范圍大，5-12V電壓均可。通過手冊(cè)了解到同一個(gè)BANK管腳到連接器接口之間走線做了等長(zhǎng)和差分處理。該核心板的結(jié)構(gòu)示意圖如圖1。

圖1 該核心板結(jié)構(gòu)示意圖

2. 測(cè)試原理

IBERT中的BERT是Bit Error Ratio Test的縮寫，指比特出錯(cuò)概率測(cè)試，簡(jiǎn)而言之就是誤碼率測(cè)試。誤碼率（Bit Error Rate，BER）作為高速數(shù)據(jù)傳輸技術(shù)中的重要指標(biāo)，它代表了數(shù)據(jù)傳輸?shù)目煽啃浴?duì)于數(shù)字通信系統(tǒng)，BER可以定義為出現(xiàn)錯(cuò)誤碼的估計(jì)概率。這意味著任何通過系統(tǒng)傳輸?shù)谋忍囟伎赡鼙诲e(cuò)誤地接收。因此，發(fā)送的“1”接收到為“0”，或傳輸為“0”被接收到的為“1”。在實(shí)際測(cè)試中，誤碼率是通過系統(tǒng)傳輸一定比特的比特?cái)?shù)和計(jì)算接收到的不正確的比特?cái)?shù)來測(cè)量的。誤碼率是接收到的錯(cuò)誤比特?cái)?shù)與傳輸?shù)目偙忍財(cái)?shù)之比。利用累積分布函數(shù)定義置信系數(shù)SLC（Statistical Level of Confidence）：

式中，N為傳輸中發(fā)生錯(cuò)誤的比特?cái)?shù)，n為傳輸?shù)目偟谋忍財(cái)?shù)，p = 10^-12，通過置信系數(shù)得到在傳輸n bit后誤碼率為：

式中，BER 傳輸n bit發(fā)生錯(cuò)誤概率，ln[.]是自然對(duì)數(shù)。當(dāng)沒有檢測(cè)到錯(cuò)誤（N = 0）時(shí)，式5.7中的第二項(xiàng)等于零，方程的求解得到了很大的簡(jiǎn)化。

首先對(duì)明德?lián)PXilinx K7核心板光纖接口進(jìn)行了誤碼率。Vivado中IBERT工具的測(cè)試原理是通過收發(fā)器由外部回環(huán)進(jìn)行自收自發(fā)而實(shí)現(xiàn)。就是將同一組收發(fā)器的TX和RX進(jìn)行短接，TX發(fā)送端通過發(fā)送某種特定序列的數(shù)據(jù)流，在RX接收端接收后，通過比對(duì)發(fā)送和接收的數(shù)據(jù)，從而得出接收端誤碼的統(tǒng)計(jì)值。將光模塊插入SFP屏蔽籠內(nèi)，然后通過單根光纖將光模塊的TX和RX短接，便可以通過IBERT工具對(duì)GTX進(jìn)行測(cè)試。

3. QUAD(GTX BANK)、CHANNEL、GTX間的關(guān)系

首先可以從圖2中看到XC7K325T中共有16個(gè)GTX，每4個(gè)GTX組成一個(gè)Bank，稱為Quad，即XC7K325T芯片共有4個(gè)Quad。

              圖2 Kintex-7 FPGA(XC7K325T)GTX結(jié)構(gòu)圖

如圖3所示，具體看Quad布局圖，可以看到一個(gè)Quad包含4個(gè)GTX_channel（簡(jiǎn)稱GTX或channel）和一個(gè)QPLL。

                                圖3 Quad布局圖  

所以Kintex-7 FPGA(XC7K325T)中quad、channel、GTX相互關(guān)系如圖4所示。1個(gè)Quad中有2個(gè)參考時(shí)鐘（REFCLK0,REFCLK1），根據(jù)板卡設(shè)計(jì)圖可知具體使用REFCLK0還是REFCLK1，參考時(shí)鐘頻率應(yīng)根據(jù)核心板實(shí)際晶振頻率來選擇。

圖4 quad、channel、gtx相互關(guān)系

4. 測(cè)試結(jié)果

通過新建IP核工程，為IBERT協(xié)議配置定義界面，IP核有一些預(yù)置的協(xié)議，如收發(fā)器線速率選擇，位寬選擇，收發(fā)器參考時(shí)鐘來源和頻率等。本設(shè)計(jì)SFP+來自Quad116，參考時(shí)鐘來自MGTREFCLK1_116。本設(shè)計(jì)將GTX收發(fā)器參考輸入時(shí)鐘作為其系統(tǒng)時(shí)鐘。之后例化，生成bit流文件，完成FPGA配置文件生成。按照測(cè)試原理，我們將SFP+的光纖模塊的TX和RX短接，如圖5所示。連接好硬件，將bit文件下載到硬件電路板。

圖5 硬件實(shí)物圖與連接

選擇需要查看眼圖的鏈路，眼圖參數(shù)可以使用默認(rèn)參數(shù)，收發(fā)器眼圖測(cè)試結(jié)果如圖6所示。

圖6 測(cè)試收發(fā)器眼圖

利用單根光纖將光模塊輸入輸出短接進(jìn)行回環(huán)測(cè)試，使用IBERT IP核測(cè)試，通過Xilinx下載器將數(shù)據(jù)讀出。回環(huán)測(cè)試序列使用PRBS-31。每2小時(shí)記錄一次數(shù)據(jù)，總共測(cè)試48小時(shí)。測(cè)試結(jié)果如圖7所示，橫坐標(biāo)為時(shí)間，連續(xù)運(yùn)行48小時(shí)后，縱坐標(biāo)為誤碼率，光纖通信誤碼率為2 × 10^-15，速率穩(wěn)定在5 Gbps，除去編碼開銷實(shí)際速率為4 Gbps，滿足一般的速率需求。

圖7 誤碼率測(cè)試

5. 總結(jié)

通過環(huán)回方式的誤碼率測(cè)試，可判斷出存在的問題以及測(cè)試出板卡實(shí)際支持的速率。IBERT可在運(yùn)行過程中設(shè)置高速串行收發(fā)通道的各項(xiàng)參數(shù)，并提供了多種環(huán)回模式及多種測(cè)試激勵(lì)源，并可通過自動(dòng)掃描測(cè)試，確定收發(fā)的最佳參數(shù)。可以滿足硬件測(cè)試時(shí)對(duì)高速串行收發(fā)通道信號(hào)測(cè)試的大部分需求，在故障定位等場(chǎng)合均可使用。

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